在近日举行的IEEE国际电路与系统研讨会上，华为半导体业务部总裁提出了一项可能重塑半导体产业的新理论——韬（τ）定律。该定律主张以“时间缩微”替代传统的“几何缩微”，通过压缩信号传播时延和提升晶体管密度，推动半导体技术持续进步。这一理论被视为摩尔定律的潜在继承者，为行业指明了新的发展方向。
韬定律的核心在于将时间作为衡量半导体技术进步的主要标准，而非传统的晶体管尺寸。通过逻辑折叠等创新技术，该定律致力于在晶体管、电路、芯片和系统等各个层级上减少特征时间常数τ，从而实现整体性能的提升。这一理论框架已在华为的多项产品中得到验证，并取得了显著成效。
在移动SoC领域，华为采用了一种名为LogicFolding的设计方法，通过将数字、模拟和存储电路分区到垂直堆叠的有源层中，实现了晶体管密度和能效的显著提升。具体数据显示，在固定器件节点上，该方法使晶体管密度提升了55%，能效提高了41%。这一成果表明，即使在几何缩放受限的情况下，通过优化时间参数仍可实现性能的突破。
在AI系统领域，华为提出了一个包含统一总线架构、近封装光I/O Hi-ONE和边到面3D Folding的协同设计堆栈。这一方案预计到2035年将使硬件集成度增长超过100倍，同时将端到端的消息传递和同步时间大幅压缩。通过减少数据在芯片间、机架间和封装内的传输时间，该方案有效解决了AI系统面临的能耗和数据存储成本问题。
韬定律的提出源于对半导体行业发展趋势的深刻洞察。随着几何缩放带来的回报逐渐减少，行业开始探索新的技术路径。研究表明，从晶体管到数据中心工作负载的十二个数量级范围内，时间常数τ是一个统一的优化目标。通过减少τ，可以在不依赖单纯尺寸缩小的情况下实现性能提升，这一发现为行业提供了新的发展思路。
在技术实现层面，韬定律的应用涉及多个层级的创新。在晶体管层级，通过迁移率增强和寄生参数减小等技术，可以降低本征开关延迟。在电路层级，垂直集成和低电阻率导体等技术有助于缩短信号路径上的RC传播延迟。在芯片和系统层级，架构选择和互连拓扑设计等手段则成为关键。
尽管韬定律展现了巨大的潜力，但其推广仍面临诸多挑战。工具链和方法论的更新是首要任务，现有的EDA工具需要适应多芯片堆叠的设计需求。晶圆间工艺变异和垂直互连开销等问题也需要通过技术创新来解决。能量效率的提升同样至关重要，以确保性能提升不会伴随能耗的过度增长。
目前，韬定律已在华为的多个产品线中得到应用，并取得了显著成效。在移动领域，LogicFolding技术使麒麟SoC的性能核心频率和能效大幅提升。在AI领域，统一总线和Hi-ONE技术则大幅压缩了通信延迟，使多机架AI集群能够像单一机器一样运行。这些成果验证了韬定律的可行性，并为行业提供了宝贵的实践经验。