三星电子近日在2026年VLSI超大规模集成电路研讨会上宣布，成功开发出全球首款栅极间距仅42纳米的3D堆叠场效应晶体管（3D Stacked FET），标志着芯片制造技术向垂直维度突破迈出关键一步。这项技术通过将N型和P型晶体管从平面排列改为垂直堆叠，理论上可使单位面积晶体管数量翻倍，为人工智能和高性能计算领域提供新一代逻辑芯片解决方案。
传统芯片制造依赖缩小晶体管横向尺寸提升集成度，但当工艺节点推进至3纳米以下时，薄层绝缘层漏电问题日益严峻。三星研发团队采用三维架构突破物理限制，通过三层堆叠纳米片沟道设计，在垂直方向上构建晶体管结构。42纳米的栅极间距较此前行业纪录的48纳米缩小12.5%，研究团队还创新性地引入中间介质隔离层，配合RBC（直接键合连接）技术实现上下层晶体管的电气隔离与信号传输。
该技术并非完全从零开始。三星此前已在存储芯片领域验证垂直堆叠概念：V-NAND闪存通过多层堆叠实现存储密度跃升，HBM高带宽内存采用3D封装提升数据传输速率。此次突破在于首次将三维架构应用于逻辑半导体，研究团队通过优化材料体系与制造工艺，解决了逻辑芯片对信号延迟、功耗控制更严苛的技术挑战。
电力效率与性能提升是这项技术的核心优势。垂直堆叠结构使晶体管密度倍增的同时，理论上可降低50%的供电电压，配合更短的信号传输路径，计算性能有望提升两倍。三星透露，该技术已通过基础功能验证，下一步将重点攻克量产工艺稳定性问题，计划在2028年前完成商业化准备。
从平面MOSFET到FinFET，再到环栅晶体管（GAA），芯片制造技术始终围绕提升电流控制精度演进。三星此次转向垂直维度创新，为延续摩尔定律开辟新路径。行业分析师指出，当传统平面缩放接近物理极限时，三维集成技术可能成为突破5纳米以下制程的关键，这项突破或将引发全球半导体企业的技术路线调整。