华为半导体业务负责人何庭波近日在中国科学院科技论文预发布平台ChinaXiv上，正式发布了《面向多层级电子系统的时间缩微理论》（即“韬定律”）的V2版本论文。这一更新版本在工程实践细节、实测数据以及未来产品规划方面进行了大幅扩充，为后摩尔时代的芯片设计提供了新的理论框架和技术路径。
V2版本论文以时间常数τ为核心，重新构建了后摩尔时代的缩放理论体系。新版本引入了τ分层时空模型、LogicFolding（逻辑折叠）架构、键合界面截面、Unified Bus互连架构以及Hi-ONE光引擎等多项关键技术示意图。其中，LogicFolding架构的“齿比”概念得到深入阐释，为3D芯片设计提供了新的优化思路。论文指出，当混合键合间距接近顶层金属布线尺寸时，芯片设计将从传统的宏块级离散优化迈向单元级连续优化阶段，这一突破有望显著提升芯片集成度和性能。
在实测数据和产品规划方面，新版论文首次公开了下一代Kirin 2026与基准版Kirin 9030 Pro在电压、频率、归一化功耗、面积及功率密度等关键指标上的详细对比参数。这些数据为理论验证提供了坚实支撑，同时展示了时间缩微理论在实际芯片设计中的应用潜力。论文还详细介绍了移动端TSV（硅通孔）下移技术和多有源层堆叠工艺的最新进展，并明确了Ascend系列算力加速器的迭代节奏，表明该理论正加速向工程应用转化。